Recomandări privind proiectarea circuitelor integrate digitale

Recomandări privind proiectarea circuitelor integrate digitale

1. Circuite sincrone

Experienţa arată că cea mai sigură metodă de a controla funcţionarea în timp a unui ASIC (Application Specific Integrated Circuit - engl.) este de a proiecta un sistem sincron.

Un sistem sincron se caracterizează prin:

Toate elementele de memorare au un semnal de ceas care determină "cînd" comută circuitul. În mod normal de funcţionare, modificarea stării se poate face numai ca efect al apariţiei unui front activ al semnalului de ceas.

Toate dispozitivele de memorare (registre) primesc exact acelaşi semnal de ceas.

Un sistem sincron poate avea un semnal global de reset asincron. Activarea semnalului de reset va determina aducerea imediată (indiferent de starea semnalului de ceas) într-o stare considerată ca stare iniţială.

Nerecomandat

Exemple de circuite care nu sînt sincrone:

Intrarea de ceas a unui bistabil legată la ieşirea altui bistabil (figura 1) - Intrarea de ceas a celui de-al doilea bistabil este întîrziată faţă cea a primului cu timpul de propagare prin bistabil. În plus, al doilea bistabil nu comută la fiecare front de ceas.

Condiţionarea semnalului de ceas printr-o poartă (figura 2) - Poarta poate avea la ieşire hazard combinaţional care poate determina comutarea eronată a bistabilului. Chiar şi un multiplexor (folosit frecvent pentru selectarea semnalului de ceas) este un circuit combinaţional care poate produce acelaşi efect nedorit.

Comutarea bistabilelor pe ambele fronturi ale semnalului de ceas (figura 3) - Acest circuit face difizcilă determinarea căii critice.

Figura 1 Intrarea de ceas a unui bistabil legată la ieşirea altui bistabil.

Figura 2 Condiţionarea semnalului de ceas printr-o poartă.

Figura 3 Comutarea bistabilelor pe ambele fronturi ale semnalului de ceas.

Intrarea asincronă de reset a unui bistabil legată la ieşirea altui bistabil (figura 4) - Al doilea bistabil îşi poate schimba starea şi fără a apare un front activ de ceas.

Figura 4 Intrarea asincronă de reset a unui bistabil legată la ieşirea altui bistabil.

2. Buffer-area semnalului de ceas

Pentru a realiza aplicarea simultană a semnalului de ceas la toate elementele de memorare, evitînd problemele legate de fan-out, este necesară implementarea unei scheme de buffer-are.

Figura 5 Număr diferit de nivele de buffere.

Nerecomandat

Următoarele scheme de distribuţie a semnalului de ceas sînt nerecomandate:

Număr diferit de nivele de buffere (figura 5) - Această soluţie determină efecte de clock-skew datorită timpilor diferiţi de propagare de la punctul de aplicare a semnalului de ceas şi diferitele puncte de aplicare a acestuia.

Fan-out diferit pentru bufferele de ceas (figura 6) - Această soluţie determină efecte de clock-skew datorită timpilor diferiţi de creştere/cădere (dependenţi de sarcină).

Depăşirea fan-out-ului - Această soluţie determină efecte de clock-skew datorită stricării fronturilor semnalului de ceas (creşterea timpilor de creştere/cădere).

Figura 6 Fan-out diferit pentru bufferele de ceas.

Recomandat

Schema de buffer-are a semnalului de ceas se recomandă a fi sub formă arborescentă şi balansată, aşa cum se prezintă în figura 7.

O schemă corectă de distribuţie a semnalului de ceas presupune satisfacerea următoarelor condiţii:

Acelaşi număr de nivele de buffere pentru toate semnalele de ceas aplicate dispozitivelor din sistem.

Acelaşi fan-out pentru toate bufferele.

Neîncărcarea la maxim a bufferelor (maxim 50% din fan-out).

3. Condiţionarea semnalului de ceas printr-o poartă

Un mod naiv de a controla un registru este de a-i condiţiona semnalul de ceas prin intermediul unei porţi logice (sau multiplexarea a două semnale de ceas).

Figura 7 Schemă de buffer-are arborescentă echilibrată.

Condiţionarea semnalului de ceas este periculoasă din două motive:

Apariţia unui glitch (datorat unei stări de hazard combinaţional) poate determina apariţia unui front nedorit pe semnalul de ceas.

Apariţia fenomenului de clock-skew datorită întîrzierii prin poartă.

Nerecomandat

Figura 8 prezintă un circuit cu o funcţionare nesigură. Comutarea semnalului de selecţie al multiplexorului produce inevitabil un glitch care poate comuta eronat bistabilul.

Figura 8 Condiţionarea semnalului de ceas printr-o poartă sau multiplexor.

Recomandat

Pentru a controla momentul de comutare al unui registru, se recomandă introducerea unui semnal suplimentar care să determine comutarea sau nu a circuitului de către frontul activ al semnalului de ceas. Dacă acest semnal (enable) este activ, atunci registrul comută şi trece în starea determinată de intrările D. Dacă semnalul enable este inactiv, atunci registrul îşi păstrează starea pe care a avut-o înainte de apariţia frontului activ al semnalului de ceas. În acest caz, prezentat în figura 9, se poate considera că bistabilul a ignorat frontul de ceas.

Figura 9 Bistabil de tip D cu semnal de enable.

4. Comutarea bistabilelor pe ambele fronturi ale semnalului de ceas

O practică naivă de a creşte frecvenţa de generare a datelor la ieşirea unui sistem (obţinerea senzaţiei că s-a dublat frecvenţa semnalului de ceas) constă în comutarea diferitelor registre pe fronturi diferite ale semnalului de ceas.

Comutarea registrelor pe ambele fronturi ale semnalelor de ceas vine în contradicţie cu principiile sistemelor sincrone şi generează cîteva probleme suplimentare:

Un factor de umplere diferit de 0.5 pentru semnalul de ceas poate determina neîndeplinirea timpilor de set-up şi hold.

Determinarea automată a căilor critice este îngreunată.

Este imposibilă folosirea metodelor de testare de tip "scan-path" care presupun că toate bistabilele comută pe acelaşi front.

Nerecomandat

Pentru circuitul din figura 10, un semnal de ceas cu factor de umplere diferit de 0.5 poate fi cauza neîndeplinirii timpilor de set-up şi hold.

Figura 10 Sistem pipeline cu bistabile care comută pe ambele fronturi ale semnalului de ceas.

Recomandat

Circuitul sincron echivalent celui din figura 10 necesită o frecvenţă dublă a semnalului de ceas. Se recomandă folosirea unor bistabile cu intrare de enable.

Figura 11 Sistem pipeline cu bistabile care comută pe un singur front al semnalului de ceas.

5. Reset asincron

Folosirea unui semnal de reset asincron într-un ASIC trebuie să ţină cont de următoarele recomandări:

Circuitul trebuie adus într-o stare cunoscută într-un număr cunoscut şi predeterminat de perioade de ceas (ideal într-o singură perioadă de ceas). Starea cunoscută (stare iniţială) este atinsă printr-un mecanism de resetare.

Dacă este necesar un reset asincron, se va utiliza un semnal global provenit din exteriorul sistemului. Pentru a asigura fronturi abrupte pentru semnalul de reset este necesară buffer-area acestuia cu o schemă similară celei de la semnalul de ceas.

Dacă un modul necesită un semnal local de iniţializare, atunci se va utiliza un semnal de reset sincron. Din punctul de vedere al unui automat sincron, semnalul de reset sincron este considerat intrare. Indiferent de organigrama iniţială, prevederea unui reset sincron impune testarea valorii acestui semnal în fiecare stare a automatului. Dacă semnalul de reset este activ, în momentul determinat de următorul front activ de ceas, se comută în starea iniţială. Dacă semnalul de reset este inactiv, automatul se comportă conform organigramei iniţiale.

Trebuie remarcat cazul particular al stării S1. Din S1 se tranzitează necondiţionat în S0 (starea iniţială), deci ar fi fost inutilă testarea intrării de reset sincron.

Nerecomandat

Semnalul asincron de reset pe care îl primeşte al doilea bistabil din figura 13 poate determina modificarea stării unei porţiuni de circuit, asincron faţă de semnalul de ceas global.

Reset Asincron Reset Sincron

Figura 12 Organigrame ale unor sisteme sincrone cu semnal de reset asincron şi sincron (activ în '0').

Figura 13 Resetarea asincronă a unui bistabil cu un semnal intern.

Recomandat

Soluţia recomandată a fi folosită totdeauna în sistemele sincrone, pentru distribuţia semnalelor de ceas şi de reset este prezentată în figura 14.

Figura 14 Reset global al tuturor bistabilelor din sistem.

6. Registre de deplasare

Registrele de deplasare sînt circuite a căror funcţionare este foarte mult afectată de existenţa decalajului semnalelor de ceas (clock-skew - engl.). Necesitatea bufferării semnalului de ceas de-a lungul bistabilelor care formează registrul poate determina apariţia fenomenului de clock-skew.

Figura 15 Registru de deplasare cu lanţul semnalului de ceas în sens direct, bufferat.

Nerecomandat

Nu se recomandă intercalarea unor buffere pe lanţul de transmitere a semnalului de ceas nici dacă ceasul se propagă în sens direct (figura 15), nici dacă ceasul se propagă în sens invers (figura 16).

Figura 16 Registru de deplasare cu lanţul semnalului de ceas în sens invers, bufferat.

Recomandat

Se recomandă folosirea unei reţele arborescente balansate pentru distribuţia semnalului de ceas, la fel ca în restul circuitului, aşa cum se prezintă în figura 17.

Figura 17 Registru de deplasare cu lanţul semnalului de ceas bufferat arborescent balansat.

7. Intrări asincrone

Se recomandă sincronizarea intrărilor asincrone prin trecerea acestora prin două sau mai multe bistabile D.

Recomandat

La circuitul prezentat în figura 18 există o probabilitate mai mică de a apare la ieşire un glitch existent pe intrarea de date.

Figura 18 Intrare asincronă care trece prin două bistabile D.

8. Linii de întîrziere şi monostabile

De multe ori, este aparent nevoie de crearea unor impulsuri scurte, de o durată mai mică decît o perioadă de ceas. Nu se recomandă proiectarea unor asemenea circuite deoarece timpul de întîrziere nu este predictibil şi este foarte dependent de temperatură şi procesul tehnologic.

Nerecomandat

În general, nu se recomandă nici un circuit a cărui funcţionare se bazează pe întîrzieri prin porţi logice aşa cum sînt cele din figurile 19, 20 şi 21.

Figura 19 Generator de puls (hazard combinaţional datorat existenţei a două căi cu timpi de propagare diferiţi între intrare şi ieşire).

Figura 20 Generator de puls (realizat prin utilizarea intrării asincrone a unui bistabil).

Figura 21 Circuit de oscilare (multivibrator).

Recomandat

Se recomandă evitarea circuitelor dependente de timpul de propagare prin porţi logice. Soluţii sigure sînt:

Utilizarea unui semnal de ceas cu o frecvenţă mai mare. Cea mai mică durată de puls este de o perioadă de ceas.

Utilizarea unui generator de puls sincron, ca cel prezentat în figura 22. Formele de undă ale acestui circuit sînt prezentate în figura 23. Lăţimea pulsului este egală cu cea a unei perioade a semnalului de ceas.

Figura 22 Generator de puls sincron.

Figura 23 Forme de undă ale generator de puls sincron (figura 22).