PROIECTAREA CIRCUITELOR INTEGRATE DIGITALE
Lucrari de laborator
PROIECTAREA CIRCUITELOR INTEGRATE DIGITALE
Lucrari de laborator
Nicolae DENES , Vlad POPESCU
Proiectarea moderna a circuitelor integrate digitale se face pe baza unei metodologii
"top-down". Aceasta metodologie presupune începerea proiectarii
de la cel mai înalt nivel de abstractizare si ulterior partajarea si structurarea
sistemului.
Avantajele acestei abordari a proiectarii are avantaje multiple:
· stapanirea de catre proiectant a complexitatii sistemului;
· posibilitatea simularii întregului sistem chiar în conditiile
în care exista blocuri incomplet definite sau proiectate partial;
· obtinerea unui model HDL independent de tehnologie, care poate fi ulterior
implementat într-o tehnologie disponibila la un moment viitor.
Reprezentarea grafica a metodologiei de proiectare a circuitelor integrate digitale este prezentata în figura 0.1.
Figura 0.1: Metodologia top-down de proiectare a circuitelor integrate digitale
Etapa 1: Redactarea specificatiilor, proiectarea arhitecturii
Specificatiile reprezinta descrierea textuala a comportarii sistemului ce trebuie proiectat. Acest document reprezintainterfata între beneficiar si proiectant. Experienta a aratat ca, desi unora le pare inutil, acest document este deseori consultat în cursul proiectarii pentru a raspunde la întrebari de detaliu. Conceperea acestui document poate consuma un timp de 10-25% din timpul dedicat proiectului. Cu cât specificatiile sunt mai detaliate, cu atât este mai scurt timpul efectiv de scriere a modelului HDL.
Arhitectura reprezinta modul în care un chip este descompus în blocuri functionale interconectate. Blocurile pot fi optimizate individual. Din punct de vedere al layout-ului, arhitectura desemneaza blocurile, dimensiunea acestora, unde vor fi plasate si care sunt relatiile logice dintre semnale.
Etapa 2: Modelarea HDL
Modelul HDL (Verilog sau VHDL) descrie comportamentul si structura sistemului. Se recomanda ca cel mai înalt nivel sa fie unul structural în care se instantiaza blocurile functionale. Fiecare bloc functional va fi ulterior descompus la rândul lui sau modelat comportamental.
Etapa3: Simularea comportamentala
Aceasta etapa are ca scop validarea modelului HDL. Este foarte important ca simularea sa se faca în conditii cât mai apropiate de cele reale. Testarea trebuie sa acopere:
Etapa 4: Sinteza codului RTL
Sinteza consta în conversia codului HDL de nivel RTL într-un cod la nivel de poarta logica, pe baza unei biblioteci de componente specifice tehnologiei. Rezultatul sintezei este un netlist cu componente din biblioteca interconectate. În etapa de optimizare, sintetizatorul alege din multitudinea de variante de implementare pe cea optima în raport cu constrângerile impuse de proiectant.
Etapa 5: Plasarea si rutarea
Utilitarele de plasare si rutare (P&R) realizeaza automat procesul de plasare
a componentelor pe chip si de interconectare a acestora.
Sunt necesare:
Etapa 6: Calcule de timp
Dupa plasarea si rutarea componentelor, în mod automat, se realizeaza
extragerea si calcularea timpilor de propagare a semnalelor pe toate rutele
existente. Informatia referitoare la întârzierea semnalelor este
folosita pentru a sporii precizia simularii functionale. Este recomandata o
verificare post-layout. Informatia referitoare la timp este scrisa într-un
format specific SDF (Standard Delay Format). Fisierul SDF îmbunatateste
modelul de simulare prin adaugarea unor timpi de propagare reali.
Etapa 7: Analiza semnalelor
Dupa implementarea proiectului într-o anumita tehnologie, se poate crea
un model de simulare mult mai precis. Se recomanda resimularea proiectului si
verificarea îndeplinirii specificatiilor functionale si temporale. În
general, se fac mai multe iteratii P&R pâna la îndeplinirea
specificatiilor.
Etapa 8: "Tape-out"
Etapa de stocare a descrierii fizice a proiectului la nivel de layout (în format GDSII) pe banda este cunoscuta în lumea proiectantilor ASIC ca "tape-out". Aceasta actiune, desi considerata simplist o "copiere a fisierelor pe banda" marcheaza sfârsitul procesului de proiectare a circuitului integrat.
Urmatoarele etape cad în sarcina producatorului de circuite integrate:
În mod normal, dupa aceste faze, chip-ul se întoarce la proiectant pentru verificari functionale.
Laboratorul de "Proiectarea circuitelor integrate digitale" propune parcurgerea "în miniatura" a acestor etape.
Prima parte a laboratorului face o reluare a notiunilor de VHDL, necesare ulterior pentru descrierea modelului circuitului integrat. Accentul este pus pe notiuni avansate de VHDL si pe subsetul specific Alliance.
Partea a doua face uz de mediul de proiectare Alliance, mediu care ofera suport pentru etapele 1-6. Acest mediu de proiectare este în domeniul public si ruleaza pe platforme Linux, fapt ce a fost hotarâtor pentru alegerea sa.
Experienta acumulata cu Alliance se poate transpune foarte rapid la utilizarea unor produse software comerciale si a oricarei tehnologii de realizare a circuitelor integrate digitale implementate cu celule standard.
Autorii multumesc anticipat pentru orice sugestie de îmbunatatire a acestei
lucrari, facuta prin e-mail.